归档文章比较了直接引出时钟与经过ODDR的实现。我读完后保留两个独立问题：实际使用了什么输出路径，以及目标系统的时序与板级信号是否满足要求。
用DDR寄存器形成时钟副本
UG953 ODDR 描述其双沿输出行为。在相应转发结构中，D1、D2接相反常量，C接源时钟，可在Q端形成时钟副本。这里讨论的是7系列资源；换架构时需按对应库与工具映射核对。
图是检查顺序，不是可直接照接的板级电路。输出缓冲类型、管脚、IOSTANDARD以及接收器的电气与时序条件仍要逐项确定。
约束应该描述真实关系
UG903 Forwarded Clocks 介绍在由DDR寄存器常量输入驱动的输出端口建立生成时钟，并按输入常量关系处理相位。实际XDC必须引用工程中真实时钟和端口；不能复制示例对象名后就认为约束生效。
对于随路时钟接口，我会记录输出数据与转发时钟的关系、外部走线差异和接收端要求，并检查相关的setup/hold路径。仅看一个整体WNS数字，不能说明整个接口的测量或时序条件已经得到验证。
不沿用原作者的测量结论
原文报告在其测试环境中对比误码率与眼图，但本项目没有重现这些条件。本笔记不会据此宣称ODDR必然改善抖动，也不声称所有配置下时钟与数据“严格对齐”。结构选择、实现时序和板级测量应分别保存证据。本轮未运行实现或仪器测试。
阅读来源
原始阅读材料：Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】-腾讯云开发者社区-腾讯云。
本文为原创阅读整理，配图为原创检查顺序，未复用原文截图。整理日期不是原文发表日期；未运行RTL仿真或硬件测试。