归档笔记整理了IDELAYE2参数和使用注意事项。我的第一张草图会把数据路径、抽头控制与校准时钟画成三个问题，而不是把所有时钟都叫作“参考时钟”。
校准与更新不是同一件事
7系列的 UG471 IDELAYCTRL章节 说明了参考时钟与校准作用，并要求在参考时钟稳定后按规定复位。使用时还要检查控制区域、分组、布局和ready状态，不能仅凭RTL中没有直接连接线就认为两者没有资源关联。
图是检查清单，未画出资源映射或时序。在可变或加载模式下，控制输入围绕C端时钟工作；REFCLK则用于校准。具体连接应核对 UG953 IDELAYE2 和目标工程的SelectIO时钟方案。
修正一个容易照抄的条件
原文在加减抽头说明中把两个方向都写成INC为高。对于对应的增减操作，CE有效时INC为1增加，INC为0减少；加载模式还需按LD等端口的定义分别检查，不能把增减和加载混成一个控制过程。
不把固定偏移量写成测试结果
原文提到某次仿真中的额外延时。本文没有重做该仿真，也不把这个数值当成所有器件、路径和条件下的固定实测延时。抽头值、参考时钟属性和路径总延时是不同记录项，最终以选定器件资料及实现时序为依据。
后续测试应覆盖校准完成前的数据处理、抽头加载、增减边界及参考时钟异常后的恢复。本轮仅作阅读整理，没有测量采样窗口或延时分辨率。
阅读来源
原始阅读材料：Xilinx IDELAY原语使用注意事项_wuzhirui志锐的博客-CSDN博客_idelay。
本文为原创阅读整理，配图为原创检查顺序，未复用原文截图。整理日期不是原文发表日期；未运行RTL仿真或硬件测试。